삼성전자, 3나노 공정도 수율 심각? 10~20% 수준

삼성전자가 4나노(nm)에 이어 3나노에서도 수율(결함이 없는 합격품의 비율)에 차질을 빚고 있다는 소식이다.

18일(현지시간) 폰아레나 등 외신에 따르면 삼성의 3나노 칩 생산 수율은 10~20%에 불과한 것으로 알려졌다. 웨이퍼에서 절단된 칩 다이의 1~2개만 양품이라는 의미다.

삼성 파운드리는 TSMC보다 먼저 3나노 공정에 GAA(Gate All Around) 기술을 도입했다. 삼성 파운드리는 2023년에는 3나노 2세대, 2025년에는 GAA 기반 2나노 공정 양산 계획을 밝힌 바 있다.

그러나, 아직 초기이기는 하지만 3나노 GAA 공정 수율은 삼성의 목표보다 훨씬 낮은 것으로 알려졌다. 수율이 안정되기까지 어느정도 시간이 걸릴지는 아직 알 수 없다. TSMC는 2나노 공정부터 GAA 아키텍처를 도입할 것으로 예상된다.

이론상으로 삼성의 독자적인 GAA 기술인 MBCFET(Multi Bridge Channel FET) 구조가 적용된 3나노 공정은 핀펫 기반 5나노 공정 대비 성능은 30% 향상되며 전력소모는 50%, 면적은 35% 감소한다.

한편, DS부문장 경계현 사장은 지난달 삼성전자 주주총회에서 "5나노 이하 공정은 반도체 소자의 물리적 한계에 근접해 초기 램프업 시간이 소요가 됐지만 점진적으로 수율을 개선해 안정화하는 단계에 접어들고 있다"고 밝힌 바 있다.